3．1．2 硬件FFT IP CCore的定制與集成
    　FFT運算器采用FFT Core實現(xiàn)水慨，其引擎結(jié)構(gòu)為雙Sin—gle—output，I／O數(shù)據(jù)流采用突發(fā)(Burst)方式敬扛。FFT Core采用Atlantic Interface協(xié)議现熔，輸入接口視為主接收器服骚，輸出接口視為主發(fā)送器。
   　 具體的工作流程：系統(tǒng)復(fù)位后展霸，數(shù)據(jù)源將master sink day置位蝎蛤，表示有采樣數(shù)據(jù)等待輸入；作為回應(yīng)莺肌，F(xiàn)FTCore將mas—te_sink_ena置位挪吱，表示可以接收輸入數(shù)據(jù)；數(shù)據(jù)源加載第一個復(fù)數(shù)數(shù)據(jù)辈喜，同時master_sink_sop置位捺柬，表示輸入數(shù)據(jù)塊的起始；下一個時鐘砖伴，master_sink_sop被清零望泪，輸入數(shù)據(jù)按照自然順序被加入。輸入數(shù)據(jù)達到512點時愧汽。系統(tǒng)自然啟動FFT運算宾芥。通過inv_i信號的置位／清零可以改變單個數(shù)據(jù)塊的FFT轉(zhuǎn)換方向，inv_i信號必須和master_sink_sop信號嚴(yán)格同步横朋。當(dāng)FFT轉(zhuǎn)換結(jié)束時仑乌，子接收器已經(jīng)將master_source_dav信號置位，表示子接收器可以接收FFT的轉(zhuǎn)換結(jié)果：同時琴锭，master_source_ena信號置位绝骚，F(xiàn)FT Core按照自然順序輸出運算結(jié)果：在輸出過程中．master_source_sop和mas—ter_soure_eop信號被置位，表示輸出數(shù)據(jù)塊的起始和結(jié)束祠够。具體接口定義如表1所示压汪。

3．1．3 FIFO硬件設(shè)計
   　 FIF0是一種先進先出的數(shù)據(jù)緩存器，根據(jù)FIFO工作的時鐘域古瓤，可以將FIF0分為同步FIF0和異步FIFO止剖。FIF0的一些重要參數(shù)如下：
   　 FIFO的寬度：指的是FIF0一次讀寫操作的數(shù)據(jù)位。
   　 FIFO的深度：指的是FIFO可以存儲多少個N位的數(shù)據(jù)落君。
    　設(shè)計中采用了寬度為16位穿香，深度為256的異步FIF0。
3．1．4 I2C總線設(shè)計
    　I2C總線是由數(shù)據(jù)線SDA和時鐘SCL構(gòu)成的串行總線．可發(fā)送和接收數(shù)據(jù)绎速。I2C總線在傳送數(shù)據(jù)過程中共有3種類型信號皮获，分別是：開始信號、結(jié)束信號和應(yīng)答信號抠衬。
    　開始信號：SCL為高電平時裸岁，SDA由高電平向低電平跳變，開始傳送數(shù)據(jù)锹肾。
    　結(jié)束信號：SCL為低電平時郊啄，SDA由低電平向高電平跳變映贞，結(jié)束傳送數(shù)據(jù)。
    　應(yīng)答信號：接收數(shù)據(jù)的IC在接收到8 bit數(shù)據(jù)后寄菲，向發(fā)送數(shù)據(jù)的IC發(fā)出特定的低電平脈沖裁堤，表示已收到數(shù)據(jù)。其數(shù)據(jù)傳送過程如圖4所示起胡。

3．1．5 串轉(zhuǎn)并數(shù)據(jù)采集模塊設(shè)計
   　 由于從FPGA音頻接口采集來的信號是串行的灵吃，故此處理前應(yīng)將此串行信號轉(zhuǎn)成并行信號，然后送NIOS核處理器進行處理息沐。
    　設(shè)計中只需要16位數(shù)據(jù)灵界，而從FPGA音頻采集輸出端ADCDAT輸出的24位的串行數(shù)據(jù)，考慮到數(shù)據(jù)計算可能溢出造成失真祭昏，因此必須對采樣所得數(shù)據(jù)作近似處理，故取其高15位數(shù)據(jù)强挫，并將高位補零從而得到16位數(shù)據(jù)岔霸。其設(shè)計接口包括：clk為系統(tǒng)時鐘；AUD_ADCDAT為音頻采集數(shù)據(jù)輸入俯渤；data_out為并行輸出呆细；Wr為輸出使能信號，用于控制向外輸出完整的數(shù)據(jù)八匠。其仿真波形如圖5所示絮爷。

3．1．6 平方和加法模塊設(shè)計
    　設(shè)計中處理的是16位數(shù)據(jù)，F(xiàn)FT變換后梨树，要對結(jié)果進行求模運算坑夯，從而便于將數(shù)據(jù)在VGA上顯示，設(shè)計了硬件乘法器和硬件加法器來節(jié)省大量運算所占用的時間抡四，從而提高速度柜蜈。其設(shè)計如圖6所示。

3．2 系統(tǒng)軟件部分的設(shè)計
   　 系統(tǒng)軟件流程圖如圖7所示指巡。

    (1)系統(tǒng)初始化系統(tǒng)主要指由主控Nios軟核通過12C總線對系統(tǒng)各部分進行初始化淑履，包括A/D、按鍵等的初始化溜屡。
    (2)數(shù)據(jù)采集 主要指Nios軟核從音頻輸出接口ADC—DAT讀取數(shù)據(jù)并作必要的處理蹂曾。
    (3)FFT IP核變換將采集來的數(shù)據(jù)通過FFT處理后再送入軟核中。
    (4)NIOS核處理NIOS核將變換后的數(shù)據(jù)作以處理盗闯，以便于送顯示器顯示蕴嘹。
    (5)圖像顯示NIOS核將處理后的最終數(shù)據(jù)經(jīng)VGA送顯示器顯示。

4 設(shè)計特點
4．1 FFT運算全硬件實現(xiàn)球灰，加快了數(shù)字信號處理的速度
    　設(shè)計中實現(xiàn)值舀。FFF運算蛆骨，涉及了大量的浮點乘法運算，軟件難以實現(xiàn)其快速性和實時性裙澎，采用FFT IP Core及硬件乘法器來實現(xiàn)FFT的方法．浮點運算時．直接用FFT IP Core及乘法器實現(xiàn)洒妈。因而大大加快了運算的速度。
4．2 定制Avalon總線接口IP艘彭、LCD及FFT控制器
    　在SOPC Builder中提供了方便的向?qū)В畮椭O(shè)計基于Avalon總線接口的IP Core蛮碾。根據(jù)需要添加了LCD及FFT控制器來完成設(shè)計，這正是開放總線接口帶來的好處及優(yōu)勢跟狱。
4．3 實現(xiàn)片上設(shè)計．實現(xiàn)高集成度和可靠度
    　在FPGA內(nèi)部實現(xiàn)整個控制和信號處理的功能俭厚，這是傳統(tǒng)設(shè)計方案無法做到的。NIOS作為一款32位高性能處理器可以在FPGA內(nèi)部進行配置驶臊，成功實現(xiàn)了可編程片上設(shè)計挪挤，同時實現(xiàn)高集成度和可靠度。

5 結(jié)語
    　在分析和掌握NIOS核處理器和頻譜分析儀基礎(chǔ)上关翎。完成儀器硬件和軟件部分的設(shè)計扛门。其中FFT運算幾乎全硬件實現(xiàn)，大大加快了數(shù)字信號處理的速度纵寝；根據(jù)需要添加了LCD及FFT控制器來完成設(shè)計论寨；實現(xiàn)了片上設(shè)計，實現(xiàn)了高集成度和可靠度爽茴。