1 誤碼測試系統(tǒng)的總體方案
    　誤碼一般是由通信系統(tǒng)中接收端抽樣判決器的錯誤判斷造成的雄卷，而造成錯誤判斷的原因主要有兩個：一是碼間串?dāng)_搓蚪，另一個是信道加性噪聲的影響。誤碼測試儀存在兩種設(shè)計方案丁鹉，一種是誤碼儀的發(fā)射端模塊和接收模塊兩部分獨立妒潭，可用于單工的通信系統(tǒng)性能測試。但是由于該系統(tǒng)的測試序列需要動態(tài)生成榆博，所以仲及，其能夠測試的系統(tǒng)碼速只能和FPGA控制模塊所能達(dá)到的速度相同。另一種方案是將發(fā)射端模塊和接收模塊結(jié)合在一個系統(tǒng)內(nèi)部侧焚，這樣能測試具有回環(huán)的通信系統(tǒng)锭偿，如雙工通信的收發(fā)設(shè)備等。本文設(shè)計屬于第二種方案雏仆，其誤碼測試系統(tǒng)框圖如圖1所示葫柴。圖中，發(fā)送端模塊產(chǎn)生的偽隨機(jī)序列作為通信系統(tǒng)的信源數(shù)據(jù)流流經(jīng)信道狠浮，接收端模塊則接收來自信道輸出的比特流舍辐，并將其與接收端模塊產(chǎn)生的與發(fā)送端模塊輸出類型相同的偽隨機(jī)序列進(jìn)行比較，從而完成誤碼測試门冷。誤碼儀由發(fā)送端的序列發(fā)生器1牟缛迹快、接收端的位同步信號提取模塊叮凸、幀同步碼檢測模塊兵罢、序列發(fā)生器2模塊、誤碼分析模塊及外設(shè)接口構(gòu)成滓窍。其中位同步信號提取模塊的作用是獲得位定時同步脈沖卖词。幀同步碼檢測模塊的作用是獲取幀同步信號，以使兩個序列能以同相位比較計算誤碼率吏夯。因為如果接收的測試序列與序列發(fā)生器2模塊產(chǎn)生的序列兩者相位不同此蜈，則誤碼的測試結(jié)果將毫無意義。

2 系統(tǒng)硬件設(shè)計
2．1 系統(tǒng)硬件組成
    　根據(jù)誤碼測試儀器的功能要求噪生，在本系統(tǒng)的硬件總體架構(gòu)中裆赵，將FPGA作為總控制器，并外擴(kuò)E1接口模塊跺嗽，以用于實現(xiàn)碼型和波形的轉(zhuǎn)換战授，同時將FPGA輸出的NRZ碼型轉(zhuǎn)換成適合于在E1信道中傳輸?shù)腍DB3碼型，并將來自E1信道的HDB3碼轉(zhuǎn)換為NRZ碼送入FPGA中桨嫁；E2PROM存儲模塊則可將誤碼分析模塊的誤碼測試結(jié)果進(jìn)行存儲植兰，且掉電不丟失數(shù)據(jù)，并可隨時讀取，以便于在無人值守的情況下進(jìn)行誤碼測試钉跷；LCM顯示模塊是為了使用戶了解誤碼測試結(jié)果告岸；RS232串口模塊則用于和PC機(jī)通訊，上傳誤碼檢測結(jié)果册榔，以便于從PC機(jī)上看到一段時間內(nèi)誤碼率曲線圖及其它誤碼信息指模，使用戶了解通信系統(tǒng)的誤碼發(fā)生情況；此外瘤薪，系統(tǒng)還外擴(kuò)有鍵盤枝玩、電源管理模塊、時鐘電路揽仔、JTAG下載口和AS下載口覆厦。

2．2 E1接口電路的設(shè)計
 　   E1的標(biāo)準(zhǔn)傳輸線路碼通常采用三階高密度雙極性碼(HDB3，high density bipolar)琅戏，它是一種雙極性歸零碼们袜，是廣泛用于PCM線路的傳輸碼型。本文中的E1接口選用非平衡的75 Ω物理接口(一收一發(fā))择常。E1接口芯片ET2154是一路E1PCM-30／ISDN-PRI收發(fā)器堰怜，它集成有時鐘數(shù)據(jù)恢復(fù)及發(fā)送E1脈沖成型的片內(nèi)線路接口單元(LIU)和E1幀處理器(Framer)，其各項指標(biāo)符合ITU-T的G．703滋戳、G．704钻蔑、G．706、G．823建議等要求奸鸯。ET2154的線路接口功能主要包括三部分咪笑。第一是接收器，用于處理時鐘和數(shù)據(jù)恢復(fù)娄涩；第二是發(fā)送器窗怒，用于形成波形和驅(qū)動E1線路；第三是抖動抑制器蓄拣。

   　 (1)E1線路接收接口
    　當(dāng)HDB3碼流從E1線纜經(jīng)BNC接口進(jìn)入兜粘，并通過一個1：2的變壓器耦合至RTIP租RRNG輸入管腳后，其接收模塊將允許用戶設(shè)置寄存器以匹配外部線路的阻抗弯蚜。ET2154中的數(shù)據(jù)時鐘恢復(fù)模塊可從HDB3碼流中恢復(fù)時鐘和數(shù)據(jù)。從HDB3碼流中恢復(fù)出時鐘和數(shù)據(jù)可通過高倍采樣來實現(xiàn)剃法，首先由外部提供一個2．048 MHz的時鐘信號碎捺，然后由芯片內(nèi)部PLL將它16倍頻到32．768 MHz 。即先對每位HDB3碼進(jìn)行16倍的采樣贷洲，然后由時鐘恢復(fù)系統(tǒng)利用16倍的采樣時鐘來恢復(fù)時鐘和數(shù)據(jù)掖猬。其E1信號接收示意圖如圖2所示。

    　正常情況下(RTIP，RRING有信號輸入)赃律，在RCK(接收方向恢復(fù)時鐘)管腳輸出恢復(fù)后的時鐘信號薯荷。而當(dāng)ET2154被配置成輸出NRZ數(shù)據(jù)模式時，則在RSER管腳輸出恢復(fù)出的串行數(shù)據(jù)信號并送入FPGA咆比。
   　 (2)E1線路發(fā)送接口
  　  待傳輸?shù)拇袛?shù)據(jù)流一般由XSER (發(fā)送串行數(shù)據(jù)NRZ)管腳進(jìn)入ET2154戒舆，并在XCK(發(fā)送方向輸入時鐘)管腳接收來自FPGA的2．048 MHz的時鐘信號。ET2154主要由內(nèi)部精密的數(shù)模轉(zhuǎn)換器(DAC)來產(chǎn)生要發(fā)送到E1線路上的波形扩芋，這種波形符合ITU G．703規(guī)范睦柏。系統(tǒng)中的發(fā)送器可將模擬波形從TYIP、TRING管腳通過1：1．36的升壓變壓器耦合到E1線路上聪痢。其E1信號發(fā)送示意圖如圖3所示赶馍。

    　(3) E1線路控制接口
   　 ET2154的工作方式和特性是通過對其外部管腳的控制來實現(xiàn)的。通常將這些控制管腳連接至FPGA的外部I／O口翼袒，由FPGA來進(jìn)行控制摘甜。ET2154與FPGA的連接電路如圖4所示。ET2154通過內(nèi)部寄存器的配置來設(shè)置其工作方式玄柏，F(xiàn)PGA則利用8位數(shù)據(jù)／地址復(fù)用線AD0～AD7來對ET2154內(nèi)部的寄存器進(jìn)行設(shè)置襟衰，從而實現(xiàn)所需要的功能。

3 系統(tǒng)軟件設(shè)計
    　在對系統(tǒng)軟件進(jìn)行設(shè)計時禁荸，可將誤碼測試系統(tǒng)的功能分為各個功能模塊右蒲，然后用VHDL語言編程實現(xiàn)FPGA芯片內(nèi)部各個功能模塊的硬件邏輯，最后整合完成設(shè)計赶熟。本誤碼測試系統(tǒng)的FP－GA內(nèi)核中的功能模塊有時鐘分配模塊瑰妄、序列發(fā)送模塊、序列接收模塊映砖、LCM控制模塊间坐、I2C控制模塊、RC232串口控制模塊邑退、鍵盤消抖及掃描處理模塊竹宋、總控制模塊等。FPGA內(nèi)核中各個模塊之間的相互關(guān)系如圖5所示地技。

3．1 鍵盤處理模塊
    　本系統(tǒng)中的鍵盤處理模塊包括按鍵的消抖和鍵盤的掃描處理蜈七。由于鍵盤模塊的設(shè)計直接和用戶的輸入控制相關(guān)，用戶的一切控制結(jié)果都和按鍵輸入相對應(yīng)墅纲，所以可將總控制模塊和按鍵處理模塊放在一起考慮薛津。

3．2 時鐘電路
   　 時鐘是整個系統(tǒng)設(shè)計中重要的一環(huán)。序列發(fā)送游淆、序列接收症妻、對E2PROM模塊的讀與寫节婶、串口通信的波特率以及LCD顯示等都離不開時鐘信號的控制，這就需要系統(tǒng)內(nèi)有一個基準(zhǔn)的時鐘模塊來提供所需要的時鐘信號追临。時鐘模塊可由鎖相環(huán)和分頻器模塊構(gòu)成享积。通過對QuartusⅡ中mega-function模塊ALTPLL的定制可生成PLL，inclk0是外部有源晶振提供給FPGA的clk0引腳的16 MHz時鐘蘑弊，可經(jīng)過PLL產(chǎn)生C0履岂、C1兩個時鐘信號，其中C0是inclk0的2倍唬辛，為32 MHz伙斯，可作為序列接收模塊中對測試碼進(jìn)行采樣的采樣時鐘。而C1是inclk0的3倍泉扛，為48 MHz笛坦，設(shè)計時可將C1信號送入分頻電路獲得2 MHz時鐘，作為序列發(fā)生器的時鐘苔巨；也可將C1信號經(jīng)分頻電路獲得1 MHz時鐘版扩，作為I2C控制模塊的讀／寫及鍵盤模塊的時鐘信號；當(dāng)C1信號送入UART控制模塊和LCM控制模塊后侄泽，可通過各自模塊內(nèi)部的分頻電路獲得所需要的時鐘礁芦。圖6所示的PLL模塊中方框內(nèi)表格中的各項內(nèi)容分別表示信號名稱、信號倍率悼尾、信號相位及占空比柿扣。

3．3 測試序列發(fā)送模塊的軟件設(shè)計
    　測試序列采用m序列時，ITU建議用于數(shù)據(jù)傳輸設(shè)備測量誤碼的m序列的周期是511闺魏，其特征多項式(本原多項式)建議采用f(x)=x9+x5+1未状，本文應(yīng)用移位寄存器理論從本原多項式出發(fā)來產(chǎn)生m序列，本原多項式是f(x)=x9+x5+1的m序列的VHDL語言編程如下：

  　  在Ahera的Quaaus II開發(fā)平臺下析桥，本原多項式f(x)=x9+x5+1的m序列的仿真波形如圖7所示司草。

3．5 幀同步信號檢測
   　 對幀同步電路的一項基本要求就是要迅速發(fā)現(xiàn)失步，以便及時恢復(fù)同步泡仗。若在發(fā)送端插入幀同步碼“0011011”埋虹，那么，在誤碼檢測時裁愉，由于E1串行數(shù)據(jù)流中也會出現(xiàn)“0011011”這樣的內(nèi)容驳辖，因而難以判斷哪些是幀同步碼，哪些是數(shù)據(jù)內(nèi)容属缚，所以乙遵，在設(shè)計中，可采用計數(shù)器來進(jìn)行幀同步碼的定位塑满。

   　 在單個幀同步序列捕捉的FPGA實現(xiàn)中莲绰，“0011011”序列的捕捉由輸入序列移位寄存器欺旧、相關(guān)運算陣列和相關(guān)求和網(wǎng)絡(luò)等部分組合完成。工作時蛤签，幀同步碼序列“0011O11”首先進(jìn)入相關(guān)運算陣列辞友，而輸入數(shù)據(jù)流則在時鐘驅(qū)動下被送入輸入序列移位寄存器中。在相關(guān)運算陣列對輸入序列和幀同步碼進(jìn)行一次相關(guān)運算后震肮，可將結(jié)果送入求和網(wǎng)絡(luò)称龙。輸入序列移位寄存器每更新一位數(shù)據(jù)，相關(guān)運算陣列就進(jìn)行一次相關(guān)運算戳晌，而求和網(wǎng)絡(luò)則對每次的結(jié)果都進(jìn)行求和計算鲫尊。求和網(wǎng)絡(luò)輸出的相關(guān)值需要與一個檢測門限值作比較，以判斷是否出現(xiàn)同步碼躬厌。檢測同步碼“001 1011”的模塊如圖10所示煤蔚，它由7個觸發(fā)器、7個異或非門和一個8輸入與非門構(gòu)成坠狈。該電路可以檢測出sequence串行輸入的數(shù)據(jù)流中包含的特殊碼字“0011011”谦枢，其中利用地線和電源線可將相關(guān)運算陣列的一個輸入自右向左的連接成“0011011”，與同步碼字對應(yīng)的另一個輸入端接輸入序列移位寄存器的輸出墙冻，7個對應(yīng)位可進(jìn)行異或非(同或)運算怕茉，對應(yīng)位匹配時，結(jié)果為“1”奏尽。7個異或非門的運算結(jié)果進(jìn)入求和網(wǎng)絡(luò)后榨豹，只有當(dāng)7位對應(yīng)位全都匹配時，捕捉信號SYN才有效(有效狀態(tài)為“0”)菠珍，此時表明找到了一次同步序列碼樱搪。

4 結(jié)束語
    　本文所介紹的誤碼測試系統(tǒng)采用以大規(guī)耐っ郑現(xiàn)場可編程邏輯器件FPGA及外圍接口芯片構(gòu)成，文中詳細(xì)介紹了系統(tǒng)硬件架構(gòu)中EI接口電路以及FPGA內(nèi)核中序列發(fā)生模塊和序列接收模塊中核心內(nèi)容的設(shè)計方法离秸，并給出了部分模塊的仿真波形粮剃。整個誤碼測試系統(tǒng)儀器結(jié)構(gòu)緊湊。實驗表明虐块，該系統(tǒng)在線檢測的速度和穩(wěn)定度方面都有大的提高俩滥。

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