1 系統(tǒng)整體結(jié)構(gòu)概述
    　本設(shè)計(jì)主要是研制一個(gè)基于USB以及FPGA的虛擬數(shù)字存儲(chǔ)示波器阵膛，該系統(tǒng)的整體結(jié)構(gòu)框圖如圖1所示。系統(tǒng)主要由基于FPGA的數(shù)據(jù)采集電路汹囱、基于USB接口總線傳輸控制電路和計(jì)算機(jī)應(yīng)用程序三個(gè)主要部分組成哩晕。其中信號(hào)預(yù)處理電路還包括峰值檢測(cè)電路、信號(hào)觸發(fā)電路陡料。USB接口傳輸電路主要是能實(shí)現(xiàn)數(shù)據(jù)的雙向傳輸冯爷，既要使數(shù)據(jù)采集電路采集到的數(shù)據(jù)能夠傳到計(jì)算機(jī)，也要使計(jì)算機(jī)的控制信息能夠傳到硬件電路陪罕，控制數(shù)據(jù)采集工作昆畜。計(jì)算機(jī)的應(yīng)用程序要能夠?qū)Σ杉降臄?shù)據(jù)進(jìn)行處理、顯示将借，能夠控制硬件進(jìn)行數(shù)據(jù)采集等工作向瓶。

    　系統(tǒng)的基本工作原理如下：計(jì)算機(jī)首先通知FPGA開始采集數(shù)據(jù)，F(xiàn)PGA等到信號(hào)觸發(fā)時(shí)刻到來(lái)時(shí)就開始從A／D轉(zhuǎn)換器中讀取500個(gè)數(shù)據(jù)存儲(chǔ)到FPGA的存儲(chǔ)器中概栗；然后計(jì)算機(jī)就控制從FPGA讀取數(shù)據(jù)枕厅，單片機(jī)接到命令后就從FPGA中讀取數(shù)據(jù)和信號(hào)的放大衰減倍數(shù)通過(guò)USB接口傳送到計(jì)算機(jī)。計(jì)算機(jī)軟件讀取了采集數(shù)據(jù)和信號(hào)的放大衰減倍數(shù)就能夠顯示出來(lái)了犁柜，并且通過(guò)控制虛擬界面就能夠?qū)崿F(xiàn)各種各樣的功能洲鸠。而FPGA通過(guò)定時(shí)讀取信號(hào)的峰值幅度范圍再?zèng)Q定控制信號(hào)的放大衰減倍數(shù)。定時(shí)去重復(fù)以上過(guò)程就能夠看到信號(hào)的實(shí)時(shí)波形馋缅。

2 系統(tǒng)硬件設(shè)計(jì)
2．1 數(shù)據(jù)采集電路設(shè)計(jì)
   　 數(shù)據(jù)采集部分的功能就是采集被測(cè)信號(hào)波形數(shù)據(jù)并把它存人到FPGA中扒腕。首先把信號(hào)進(jìn)行預(yù)處理，再經(jīng)過(guò)A／D轉(zhuǎn)換器轉(zhuǎn)換成數(shù)字信號(hào)萤悴，最后存入FPGA中瘾腰。數(shù)據(jù)采集部分可以分為以下幾個(gè)模塊：信號(hào)調(diào)理皆的、A／D轉(zhuǎn)換、觸發(fā)電路蹋盆、峰值檢測(cè)以及FPGA的設(shè)計(jì)费薄。數(shù)據(jù)采集電路結(jié)構(gòu)框圖如圖2所示。

   　 由于被測(cè)信號(hào)的種類多種多樣栖雾，相應(yīng)的采樣方式也千差萬(wàn)別楞抡。基本采樣方式可分為兩大類：實(shí)時(shí)采樣和等效時(shí)間采樣析藕≌偻ⅲ考慮到采樣方式的基本原則是：以保證采樣精度為前提，以被測(cè)信號(hào)的具體特性為依據(jù)诱紫，盡量以較低的速率實(shí)現(xiàn)采樣二焰，從而減少數(shù)據(jù)量，降低對(duì)傳輸澈越、變換系統(tǒng)的要求谣旨，提高數(shù)據(jù)處理的效率。因此選擇實(shí)時(shí)采樣方式潦春。對(duì)于實(shí)時(shí)采樣肚让，當(dāng)數(shù)字化一開始，信號(hào)波形的第一個(gè)采樣點(diǎn)就被采樣并數(shù)字化材哺，經(jīng)過(guò)一個(gè)采樣間隔级嘀，再采入第二個(gè)子樣，這樣一直將整個(gè)信號(hào)波形數(shù)字化后存入波形示波器恨摩。實(shí)時(shí)采樣的優(yōu)點(diǎn)在于信號(hào)波形一到就采入胖讶，因此適用于任何形式的信號(hào)，重復(fù)的或不重復(fù)的屋嘉，單次的或連續(xù)的斯娃。所有的采樣點(diǎn)都是以時(shí)間為順序，因而易于實(shí)現(xiàn)波形顯示功能院塞。本設(shè)計(jì)采用高的采樣頻率來(lái)實(shí)現(xiàn)對(duì)比較高的頻率信號(hào)進(jìn)行實(shí)時(shí)采樣遮晚，采用的A／D轉(zhuǎn)換器是TLC5510，采樣頻率最高可以達(dá)到20 MHz拦止。
  　  對(duì)于觸發(fā)電路采用比較器電路來(lái)實(shí)現(xiàn)县遣，用A／D轉(zhuǎn)換之前的模擬信號(hào)與一個(gè)固定的電壓進(jìn)行比較，比較器的輸出為一個(gè)與采樣信號(hào)同頻率的矩形波作為FPGA開始讀取數(shù)據(jù)觸發(fā)信號(hào)汹族。具體實(shí)現(xiàn)方法如下：采樣信號(hào)接比較器的同向輸入端萧求，可變電阻的調(diào)整端接反向輸入端，而可調(diào)電阻的另外兩端分別接電源的正負(fù)極，這樣就可以通過(guò)調(diào)節(jié)可變電阻調(diào)節(jié)觸發(fā)電平夸政。
    　被測(cè)信號(hào)調(diào)理電路的作用就是使輸入信號(hào)滿足A／D轉(zhuǎn)換器的幅度要求元旬，同時(shí)也擴(kuò)大了輸入信號(hào)的幅度范圍。比如大信號(hào)必須經(jīng)過(guò)適當(dāng)?shù)乃p守问，以免因?yàn)榉冗^(guò)大而損壞電路中的元器件或是引起信號(hào)失真匀归。而小信號(hào)又需要適當(dāng)?shù)姆糯螅駝t采集恢復(fù)后的信號(hào)幅度太小酪碘，以至于無(wú)法正確地觀測(cè)信號(hào)熏萎。模擬信號(hào)調(diào)理主要包括：高阻衰減電路、程控放大器和加法器解夜。被測(cè)信號(hào)調(diào)理電路原理圖如圖3所示。該電路主要采用多級(jí)運(yùn)算放大器電路構(gòu)成脾询。

     　為了使FPGA能夠準(zhǔn)確地控制程控放大器的模擬開關(guān)李狼，使程控放大器放大或衰減后的信號(hào)幅度在±1 V之內(nèi)婉称，又能夠充分利用A／D轉(zhuǎn)換器的量程坷襟。所以FPGA必須要先知道信號(hào)的峰值電壓，這就需要采用峰值檢測(cè)電路來(lái)檢測(cè)信號(hào)的峰值電壓照窥。采樣信號(hào)先經(jīng)過(guò)電壓跟隨器來(lái)隔離輸入信號(hào)和峰值檢測(cè)電路稽舱，再用運(yùn)算放大器积辞、二極管和電容組成檢測(cè)信號(hào)峰值。用三極管可以對(duì)電容上的電荷進(jìn)行放電趋大。最后經(jīng)過(guò)比較器就可知道信號(hào)的峰值范圍菠卖。FPGA通過(guò)定時(shí)檢測(cè)峰值，從而去控制模擬開關(guān)袭靶，實(shí)時(shí)跟蹤信號(hào)的幅度相种。峰值檢測(cè)電路原理圖如圖4所示。

   　 控制數(shù)據(jù)采集和從存儲(chǔ)器讀數(shù)據(jù)模塊的功能就是控制從A／D轉(zhuǎn)換器的輸出端中讀取數(shù)據(jù)品姓，然后存儲(chǔ)到FPGA中的存儲(chǔ)器寝并。當(dāng)計(jì)算機(jī)需要讀數(shù)據(jù)時(shí)，就控制把存儲(chǔ)器中的數(shù)據(jù)依次送出去腹备，再通過(guò)USB接口傳送到計(jì)算機(jī)衬潦。控制數(shù)據(jù)采集模塊和讀存儲(chǔ)器數(shù)據(jù)的電路示意圖如圖5所示植酥。FPGA采用Altera公司生產(chǎn)的FPGA芯片EP1C3T144主芯片镀岛。

2．2 USB接口電路設(shè)計(jì)
   　 USB接口電路綜合多方面因素進(jìn)行考慮，選用Philips公司的專用USB接口芯片PDIUSBD12和AT-MEL公司的AT89S52單片機(jī)進(jìn)行連接來(lái)實(shí)現(xiàn)USB總線接口功能惧互。PDIUSBD12芯片提供了與任何外部微控制器或微處理器連接的高速并行接口哎媚。對(duì)單片機(jī)而言，PDIUSBD12就像一個(gè)帶8位數(shù)據(jù)總線和地址總線的存儲(chǔ)器件。PDIUSBD12芯片與單片機(jī)連接有兩種方式：地址和數(shù)據(jù)總線復(fù)用模式和非復(fù)用模式拨与。這兩種模式的主要區(qū)別是芯片的第10引腳ALE和第28引腳A0的連接有所不同稻据。本系統(tǒng)采用地址和數(shù)據(jù)總線復(fù)用模式，將第10腳ALE連接到單片機(jī)的地址鎖存使能端ALE买喧，該腳將地址／數(shù)據(jù)總線上的地址信息鎖存霉枢，并通過(guò)內(nèi)部邏輯產(chǎn)生選通信號(hào)，來(lái)判斷總線上傳輸?shù)氖敲钸€是數(shù)據(jù)榔屈，因此單片機(jī)與該芯片的通信采用如下的方式：一個(gè)偶數(shù)地址表示單片機(jī)對(duì)芯片進(jìn)行讀／寫數(shù)據(jù)斑宴，本設(shè)計(jì)中使用7F00H地址，一個(gè)奇數(shù)地址表示單片機(jī)對(duì)芯片寫入操作指令亏铭，本設(shè)計(jì)中使用7F01H地址窒埃。在這種模式下，該芯片的28引腳A0可以忽略闰纪，通過(guò)上拉電阻接電源宽考。PDIUSBD12與單片機(jī)的連接電路原理圖如圖6所示。

3 系統(tǒng)軟件設(shè)計(jì)
    　應(yīng)用程序是指為了完成某項(xiàng)或某幾項(xiàng)特定任務(wù)開發(fā)運(yùn)行于操作系統(tǒng)之上的計(jì)算機(jī)程序畴瓜。本系統(tǒng)利用Borland C++ Builder 6．0開發(fā)了一個(gè)具有基本硬件控制啃碗、數(shù)據(jù)傳輸、數(shù)據(jù)處理與顯示功能的應(yīng)用程序轨充。該應(yīng)用程序主要包括顯示部分和控制面板部分荞看。顯示部分可以將經(jīng)過(guò)一定處理的信號(hào)數(shù)據(jù)顯示出來(lái)，并可對(duì)顯示方式做一定的調(diào)整蜂筹⌒枘桑控制面板部分可以在控制數(shù)據(jù)采集硬件電路的啟動(dòng)、停止狂票、采樣頻率以及存儲(chǔ)數(shù)據(jù)候齿、頻譜分析等工作。
    　應(yīng)用軟件是整個(gè)系統(tǒng)的控制中心闺属，所有的命令都是由這里發(fā)出的慌盯。主要由面板顯示部分、觸發(fā)采集數(shù)據(jù)與讀取數(shù)據(jù)部分掂器、采樣頻率控制部分亚皂、頻譜分析部分、波形保存與回放部分国瓮、調(diào)節(jié)波形顯示部分等幾部分組成的灭必。工作過(guò)程如下：軟件先發(fā)出開始波形信號(hào)采集的命令，通過(guò)USB接口控制FPGA采集數(shù)據(jù)乃摹，根據(jù)采樣頻率即可大概估計(jì)FPGA采集500個(gè)點(diǎn)所需要的時(shí)間禁漓，經(jīng)過(guò)適當(dāng)?shù)难訒r(shí)之后就控制從FPGA存儲(chǔ)器讀取采集的數(shù)據(jù)跟衅，然后根據(jù)采樣頻率和信號(hào)的放大倍數(shù)對(duì)數(shù)據(jù)進(jìn)行適當(dāng)?shù)奶幚恚詈缶驮诿姘迳巷@示出來(lái)泳寥。定時(shí)地重復(fù)上面的過(guò)程就能夠定時(shí)地更新顯示的波形载呢，從而實(shí)時(shí)顯示信號(hào)的波形。
   　 應(yīng)用程序中主循環(huán)程序是核心內(nèi)容疹神，它主要是檢查事件標(biāo)志取蓝，然后進(jìn)入對(duì)應(yīng)的子程序進(jìn)行進(jìn)一步處理。本系統(tǒng)主要用到端點(diǎn)2的輸入與輸出兩個(gè)功能掀尊，利用端點(diǎn)2的輸入傳輸采集到的數(shù)據(jù)芥斋，利用端點(diǎn)2的輸出讓單片機(jī)接受計(jì)算機(jī)的命令，例如啟動(dòng)采樣玩猿，改變采樣頻率等趋沧。主循環(huán)程序的流程圖如圖7所示。

    　最后開發(fā)出具有多功能綜合測(cè)量應(yīng)用軟件界面如圖8所示魄恭。

4 結(jié) 語(yǔ)
    　本設(shè)計(jì)是在C++ Builder箭溜。的應(yīng)用軟件開發(fā)環(huán)境下，由PDIUSBD12的USB接口芯片組成的USB接口電路及FPGA控制的數(shù)據(jù)采集系統(tǒng)做成的虛擬數(shù)字示波器晕石。該系統(tǒng)能實(shí)現(xiàn)對(duì)信號(hào)幅度在±O．1～±25 V，頻率在0～1 MHz的信號(hào)進(jìn)行測(cè)量并顯示出波形咒循。本設(shè)計(jì)研究的虛擬數(shù)字示波器具有普通示波器的顯示信號(hào)波形的功能据途，而且具有普通示波器所不具有的存儲(chǔ)和回放信號(hào)的波形、頻譜分析等功能叙甸。通過(guò)對(duì)應(yīng)用軟件進(jìn)行操作颖医，可對(duì)信號(hào)波形進(jìn)行左右拉伸、上下拉伸裆蒸、左右移動(dòng)和上下移動(dòng)熔萧。還可以對(duì)信號(hào)進(jìn)行頻譜分析、存儲(chǔ)和顯示信號(hào)的波形僚祷，調(diào)節(jié)信號(hào)的采樣頻率佛致。實(shí)驗(yàn)結(jié)果表明該設(shè)計(jì)方案是可行的，并具有較好的應(yīng)用前景辙谜。

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