隨著人們對(duì)通信網(wǎng)絡(luò)與設(shè)備的要求越來越高,萬(wàn)兆位以太網(wǎng)現(xiàn)已成為通信行業(yè)一個(gè)重要的發(fā)展契機(jī),這也給自動(dòng)測(cè)試設(shè)備帶來了新的挑戰(zhàn)祠烁。本文論述如何用正確的測(cè)試方法加快萬(wàn)兆位網(wǎng)絡(luò)產(chǎn)品面市時(shí)間,并保證其批量生產(chǎn)測(cè)試符合經(jīng)濟(jì)效益朋鞍。
盡管人類過去都是用語(yǔ)言進(jìn)行溝通,但現(xiàn)在的計(jì)算機(jī)技術(shù)又提供了多種其它交換信息的新方法棋凳。目前電信業(yè)中語(yǔ)音業(yè)務(wù)部分增長(zhǎng)緩慢,而對(duì)高速大容量數(shù)據(jù)傳輸?shù)男枨笳找嬖鲩L(zhǎng),能夠以較低成本提供很高帶寬的技術(shù)非常有吸引力,特別是在新老電信運(yùn)營(yíng)商們面臨激烈競(jìng)爭(zhēng),尋求增加利潤(rùn)以緩解金融市場(chǎng)壓力的時(shí)候队橙。
萬(wàn)兆位以太網(wǎng)技術(shù)將建立在信息包基礎(chǔ)上的以太網(wǎng)傳輸數(shù)據(jù)從局域網(wǎng)無縫接入到城域和廣域網(wǎng)坠陈。在整個(gè)傳輸通路上使用一種技術(shù)能帶來極大方便,并大大降低成本,除此之外,萬(wàn)兆位以太網(wǎng)誘人之處還在于它采用的容錯(cuò)協(xié)議能夠從容應(yīng)付通信線路上的干擾。萬(wàn)兆位以太網(wǎng)不像SDH/SONET那樣追求零失效傳輸,它依靠基于IP協(xié)議的糾錯(cuò)技術(shù),對(duì)所使用的器件規(guī)格要求不用太嚴(yán)格,產(chǎn)生抖動(dòng)更易于接受,上升與下降的時(shí)間也更加寬松淮辕。所以制造商不必使用昂貴的分立式砷化鎵器件,可以轉(zhuǎn)而采用低成本二娄、高集成度的CMOS器件。CMOS工藝簡(jiǎn)單,集成度高,可降低制造成本,減少分立器件的數(shù)目,相應(yīng)地也就降低了器件和系統(tǒng)的最終價(jià)格掷佑。
測(cè)試思路的改變
雖然萬(wàn)兆位以太網(wǎng)沿用了有線通信接口的速度概念,但實(shí)際上各部件是以不同速度在運(yùn)行苇恤。電路板上芯片與芯片互連遵循萬(wàn)兆位連接單元接口(XAUI)標(biāo)準(zhǔn)在四條通道上運(yùn)行,每個(gè)速度均為3.125Gbps;背板運(yùn)行速度相同,近期內(nèi)可望達(dá)到5Gbps和10Gbps霹壁。向高集成度方向發(fā)展意味著不久前一直是獨(dú)立部件的并串轉(zhuǎn)換器(SerDes)將被集成到網(wǎng)絡(luò)處理器中,后者里面現(xiàn)已包括復(fù)雜邏輯和嵌入式存儲(chǔ)器供窝。
除了測(cè)試實(shí)際速度存在困難之外,這些數(shù)字ASIC和NPU內(nèi)部混合了復(fù)雜邏輯、嵌入式存儲(chǔ)器和存儲(chǔ)器接口,集成度很高,使得對(duì)引線數(shù)一般都要超過800個(gè)的此類器件進(jìn)行測(cè)試存在一些物理上的困難剿稼。由于把CMOS技術(shù)推向極限(工作于3Gbps以上)有一定風(fēng)險(xiǎn),另外也難以把多個(gè)SerDes集成到一個(gè)電路上,所以ATE系統(tǒng)必須要能進(jìn)行參數(shù)測(cè)量,檢查接口工作是否正常,并對(duì)電路的邏輯內(nèi)核進(jìn)行測(cè)試百涕。
作為一個(gè)重要的新興技術(shù),新老設(shè)備供應(yīng)商都急切想進(jìn)入萬(wàn)兆位以太網(wǎng)市場(chǎng)。因接口標(biāo)準(zhǔn)已有明確定義,故集成度和工藝能力成為區(qū)別不同供應(yīng)商的主要標(biāo)志茂禁。雖然競(jìng)爭(zhēng)激烈,但還沒有明顯的市場(chǎng)巨頭,所以這時(shí)候面市時(shí)間非常關(guān)鍵,給研發(fā)帶來了壓力斩角。也就是說生產(chǎn)出高質(zhì)量的首批樣品必須快,向大批量生產(chǎn)轉(zhuǎn)換必須平穩(wěn),另外應(yīng)有足夠把握進(jìn)行批量生產(chǎn),這也意味著ATE方法能夠容易地對(duì)測(cè)試結(jié)果、設(shè)備性能和批量生產(chǎn)之間的關(guān)系進(jìn)行協(xié)調(diào)瞻窗。當(dāng)然產(chǎn)品的價(jià)格應(yīng)有競(jìng)爭(zhēng)力,這也給測(cè)試成本帶來壓力,表明測(cè)試還應(yīng)保證量產(chǎn)的產(chǎn)量,并能適應(yīng)新技術(shù)變化以保護(hù)ATE設(shè)備投資伶丐。
BER測(cè)試新任務(wù)
如前所述,測(cè)試萬(wàn)兆位以太網(wǎng)設(shè)備并不僅僅指測(cè)試在10Gbps速度下工作的設(shè)備,而是要在不同數(shù)據(jù)速率下測(cè)試多種元件。利用現(xiàn)有技術(shù)和ATE系統(tǒng),現(xiàn)已有了測(cè)試設(shè)備功能和結(jié)構(gòu)解決方案,但主要困難在于10Gbps和XAUI接口參數(shù)測(cè)試疯特。應(yīng)用新技術(shù)可能的風(fēng)險(xiǎn)會(huì)使人聯(lián)想到負(fù)載板測(cè)試策略,然而快速達(dá)到量產(chǎn)需要可靠?穩(wěn)定?靈活和可升級(jí)的固定測(cè)量方案哗魂。在ATE系統(tǒng)中置入適當(dāng)?shù)耐獠績(jī)x器即可以應(yīng)用試驗(yàn)臺(tái)測(cè)試技術(shù)而不會(huì)犧牲生產(chǎn)環(huán)境所要求的完整性。
既然這些設(shè)備本來就是數(shù)字設(shè)備,主要要求在規(guī)定速度下進(jìn)行功能測(cè)試,一種顯而易見的解決方案就是加入高速誤碼率(BER)測(cè)試增加現(xiàn)有ATE性能漓雅。ATE信道通常將結(jié)果與所期望的圖形相比較,誤碼率測(cè)試儀(BERT)則是把標(biāo)準(zhǔn)ATE的功能朝這個(gè)方面擴(kuò)展到10Gbps录别。
雖然參數(shù)測(cè)試偏離了數(shù)字ATE更加通常的通過/失效和建立保留測(cè)試,但萬(wàn)兆位以太網(wǎng)設(shè)備需要測(cè)試嵌入式PLL?時(shí)鐘數(shù)據(jù)恢復(fù)單元(CDR)和通信接口的不同失效機(jī)理,這里BERT有很多有用地方可以加入到ATE環(huán)境,如它能判定AC特性和抖動(dòng)容差题束。特別是CMOS接近其極限時(shí),把這類特性與工藝變量如溫度聯(lián)系起來,結(jié)果能夠提供重要的反饋信息以幫助提高產(chǎn)量两靖。盡管應(yīng)用BERT需要十分小心以保證有足夠的產(chǎn)量,但它具有在時(shí)域直接給出結(jié)果的明顯優(yōu)勢(shì),確保設(shè)備不會(huì)因重新計(jì)算或從頻域轉(zhuǎn)換而得到錯(cuò)誤的結(jié)果。
嵌入式BERT也能協(xié)調(diào)測(cè)試設(shè)備結(jié)果之間的關(guān)系,多數(shù)時(shí)候通過采用相同的測(cè)試技術(shù)而得到础米。雖然萬(wàn)兆位以太網(wǎng)大部分初期測(cè)試也包括數(shù)字通信分析儀,但BERT是每個(gè)測(cè)試設(shè)備的關(guān)鍵部分,人們對(duì)BER測(cè)試的普遍感覺是速度較慢,這也就是量產(chǎn)經(jīng)常會(huì)被認(rèn)為有問題的原因抱冷。然而如果考慮到能對(duì)結(jié)果進(jìn)行協(xié)調(diào)以及每個(gè)比特都具有價(jià)值(無需其它方法所要求的設(shè)置時(shí)間),優(yōu)化測(cè)試方法是完全可能的,而且結(jié)果具有可追溯性,能夠幫助提高產(chǎn)量崔列。
速度與精度兼顧
雖然系統(tǒng)硬性指標(biāo)決定了它是否適合于萬(wàn)兆位以太網(wǎng)測(cè)試,但系統(tǒng)在制造環(huán)境中應(yīng)用方式不同會(huì)得到不同的結(jié)果。測(cè)試設(shè)備結(jié)果和ATE環(huán)境下BERT之間易于協(xié)調(diào)使得可用某個(gè)近似值減少測(cè)試時(shí)間,同時(shí)并不影響結(jié)果的質(zhì)量徘层。
例如采用很長(zhǎng)序列來測(cè)量抖動(dòng),這對(duì)調(diào)整開發(fā)設(shè)計(jì)是必須的,但在生產(chǎn)中卻不用在萬(wàn)兆位以太網(wǎng)標(biāo)準(zhǔn)(1×10-12)規(guī)定的誤碼率下測(cè)量,而是在更低BER(如1×10-3或1×10-6)下進(jìn)行,即可推算出技術(shù)指標(biāo)峻呕。這樣可使測(cè)試時(shí)間呈指數(shù)倍下降,如圖1所示,得到的BER浴盆曲線表示總抖動(dòng),第一個(gè)導(dǎo)數(shù)表示邊緣轉(zhuǎn)換概率,可用于判斷確定的或任意的抖動(dòng)利职。
BERT還能用于測(cè)量高速串聯(lián)鏈路的AC特性參數(shù),同樣,智能化應(yīng)用可縮短測(cè)試時(shí)間趣效。為了對(duì)開發(fā)中的設(shè)計(jì)進(jìn)行細(xì)微調(diào)整,BERT或者使用偽隨機(jī)二進(jìn)制序列(PRBS)或者用多個(gè)不同水平和探測(cè)位置最壞情況下的圖形進(jìn)行眼圖測(cè)量,得到欠調(diào)與過調(diào)?振鈴?上升時(shí)間和下降時(shí)間瘦癌。在生產(chǎn)中可減少測(cè)試點(diǎn)數(shù)量進(jìn)行單誤碼率測(cè)量以得到快速眼圖測(cè)試結(jié)果(圖3),這樣能夠確保眼圖的高度和寬度是獨(dú)立的,在大幅降低測(cè)試時(shí)間情況下得到行或不行的結(jié)果。
并行測(cè)試方法
為了在實(shí)際中應(yīng)用這種方法,安捷倫在其93000 SoC系列測(cè)試儀上集成了一個(gè)并行BERT(ParBERT)绊叙。這樣使本地差分信道運(yùn)行速度上升到3.3Gbps,或者達(dá)到10.8Gbps,可滿足高速多通道XAUI互連以及萬(wàn)兆位線路接口的測(cè)試要求填丢。ParBERT并行測(cè)試結(jié)構(gòu)反映了93000 SoC系列測(cè)試儀每個(gè)引出端測(cè)試處理器結(jié)構(gòu),允許同時(shí)測(cè)量多個(gè)信道,從而進(jìn)一步縮短每個(gè)端口的測(cè)試時(shí)間(圖3)。
通過融入內(nèi)部開發(fā)技術(shù)并將ParBERT納入ATE系統(tǒng),使得其功能已延伸為測(cè)試儀的一個(gè)全集成硬件和軟件組成部分,在測(cè)試端上有高速連接的ParBERT可補(bǔ)充系統(tǒng)混合與匹配信道的其它功能,滿足每個(gè)引腳測(cè)試要求夸营。系統(tǒng)標(biāo)準(zhǔn)信道測(cè)試存儲(chǔ)器敞灸、存儲(chǔ)器接口、邏輯和2.5Gbps高速鏈路,保證連續(xù)時(shí)鐘以解決延遲和再同步問題,這正是在生產(chǎn)中進(jìn)行功能和參數(shù)測(cè)量所需要的,可在復(fù)雜的萬(wàn)兆位以太網(wǎng)設(shè)備上得到所必需的精度贫介。
生產(chǎn)中的測(cè)試
同樣系統(tǒng)的可升級(jí)性也可以協(xié)調(diào)研發(fā)出的新設(shè)備與進(jìn)入市場(chǎng)產(chǎn)品之間的相互關(guān)系,可在向批量生產(chǎn)轉(zhuǎn)換中發(fā)揮作用,生產(chǎn)中測(cè)試成本已是一個(gè)非常重要的考慮因素区酷。對(duì)批量生產(chǎn)而言,測(cè)試方法很大程度上取決于最終客戶的需求、設(shè)計(jì)成熟度和所需要的數(shù)量,批量生產(chǎn)對(duì)ATE的價(jià)格在每引腳1,500美元到3,500美元之間是可以接受的,但高速接口測(cè)試的價(jià)格卻要呈幾何倍增加翠蓄。一些制造商在研究降低這些成本的可能性,如以比額定速度低的速度進(jìn)行功能測(cè)試,或者是把PRBS發(fā)生器設(shè)計(jì)到設(shè)備中再利用回送法繼續(xù)在額定速度下的測(cè)試(無論有無加入抖動(dòng))丛幌。另外一些制造商計(jì)劃大批量采用BERT作為保證質(zhì)量的唯一客觀途徑,繼續(xù)與最終客戶通常在其系統(tǒng)測(cè)試中應(yīng)用的功能測(cè)試保持一致。
任何技術(shù)在應(yīng)用早期其明確的發(fā)展趨勢(shì)都沒有出現(xiàn),對(duì)于開發(fā)萬(wàn)兆位以太網(wǎng)CMOS技術(shù)來說把BERT置入ATE系統(tǒng)的方法似乎目前最能滿足加快推向市場(chǎng)的要求,同時(shí)也是符合批量生產(chǎn)成本效益的測(cè)試方式抢纹。
作者:Markus Knoch
應(yīng)用顧問
安捷倫科技
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